README.md

PipelineCPU

A five-stage pipeline CPU based on RISC-V.

2022 WHU 计算机系统综合设计 基于RISCV的五级流水线CPU

SOC Top Map

CPU Architecture

Documents

• Manual
• SOC Top Map
• CPU Architecture
• Development Log

Design

Feature	RISC-V CPU
ISA	RISC-V (RV32I subset)
Pipelining	5 stages
Data forwarding	√

References

[1] 谭志虎，秦磊华，吴非，肖亮. 计算机组成原理：微课版[M]. 北京：人民邮电出版社，2021.

[2] 戴维·A. 帕特森，约翰·L. 亨尼斯. 计算机组成与设计硬件/软件接口(原书第5版)[M]. 王党辉，译. 北京：机械工业出版社，2015

[3] 李亚民. 计算机原理与设计：Verilog HDL版[M]. 北京：清华大学出版社，2011